今回から数回に分けて、6月8日から6月12日まで京都で開催されたVLSIシンポジウム(Symposium on VLSI Technology and Circuits)における発表を説明していく。もっとも5日間といっても初日はワークショップ、2日目は短期講習に費やされており、実質3日間となる。
まず初回はTechnical Session T1-1として真っ先に開催された、Intel 18Aに関する発表(Intel 18A Platform Technology Featuring RibbonFET (GAA) and PowerVia for Advanced High-Performance Computing)について解説したい。
Intel 18AはRibbonを積み重ねてCell Libraryを小型化
配線密度はIntel 4/3世代と大きく変わらない
Intel 3に関してはその内部構造を含めて連載784回で説明した。一方Intel 18Aに関しては今年4月のIntel Foundry Direct Connect 2025で若干の性能プレビューが示された程度でしかなかったのだが、今回わりと細かく詳細が公開された。
まずIntel 18Aには複数の派生型があるという話は以前のロードマップでも出ていたが、基本となるのがIntel 18Aで、Intel 18A-Pはその性能改良型、そこにFoveros Direct 3D対応を追加したのがIntel 18A-PTという形になる。ちなみにRibbonFETとPowerVIAことBSPDNはIntel 18Aで標準搭載される技術となる。
そのIntel 18AをIntel 3と比較した動作周波数/消費電力の比較が下の画像である。
4月における説明では、Perf/WがIntel 3と比較して15%以上向上するという話であったが、0.65V付近でも18%、1.1Vでは25%の動作周波数向上が期待でき、逆に動作周波数一定なら36～38%の消費電力削減が期待できるというなかなかの優れものであるとされる。
もう1つ、Chip Densityが1.3倍という数字も示されていたが、その根拠が下の画像だ。
複数のターゲット周波数に向けて最適化した結果を比較すると、平均して39%ほどエリア面積が小さく、また利用効率も向上しているとする。加えて電圧降下(Voltage Droop)もずっと少なくなっていることが右側に示されているが、これはRibbonFETや微細化された配線よりもPowerVIAが効果的に作用しているとしている。利用効率も、PowerVIAを使うことで配線層にゆとりが生まれ、結果として8～10%の効率向上につながったそうだ。
上の画像はCell Libraryの比較である。Intel 7→Intel 4の時がこれ、Intel 4→Intel 3の時がこれである。この中でCPP(Contacted Poly Pitch)は実はIntel 4/3/18Aが50nmと共通のままである。
一方のFin Pitchに関しては、Intel 7が34nm、Intel 4/3が30nmとなっているのだが、Intel 18AではそもそもFin Pitchがない(Finがないのだから数字を示しようがない)。ただM0 Pitchで比較するとIntel 7が40nm、Intel 4/3が30nm、Intel 18Aが32nmであることから考えて、おおむね同等と考えていい。
要するに1 FinのIntel 4/3とIntel 18Aはほぼ同等の実装密度を実現できていることになる。Cell Library全体で言えばIntel 7が408nm、Intel 4/3が240/210nmなので、180/160nmでけっこう大きな密度上昇となる。
なぜこれが可能かと言えば、Intel 4/3ではFinの数を増やして特性を変えている(上の画像でHPはFinが3つ、HCはFinが2つ)のに対し、Intel 18AではRibbonをZ軸方向に積み重ねて特性を変えている(ついでにRibbonの幅も変えている)から、結果としてFinFET世代よりCell Libraryを小型化できることに起因する。逆に言えば、配線密度そのものはIntel 4/3世代と大きく変わらないこともここから明らかになった格好だ。
この性能調整に関するスライドが下の画像だ。Ribbonの枚数、それとRibbonの幅を160Hと180H、両方のライブラリー向けに複数用意しており、必要とする特性によって選べる仕組みになっている。
Ribbonの幅についてはそこまで自由に変えられるわけでもないだろうが、160Hなり180Hの中に収められる形で複数(おそらく2～3種類)用意されているものと思われる。あまり種類が多すぎても最適化に時間が掛かるだけだからだ。
Intel 18AのSRAMはIntel 3と比べて30%以上密度が向上
次に配線層の話であるが、Intel 18Aでは"direct print EUV"と呼ばれる技法がM0～M4で採用されたことにより、M0～M4の配線層構築に必要なマスク数と手間が大幅に減少した、としている。
その配線層のPitchが上の画像だ。Intel 3の時の配線層のPitchと比較すると、そもそもPowerVIAを使う関係で電源供給が裏面に移動しているため、Top Metalがなくなり、代わりにBM0～BM5が追加されている。
Intel 3における配線層と比較した場合、PowerVIAのお陰で多少配線にゆとりがあるためだろうか？ Intel 3ではM5～M6が60nmピッチだったのに対し、Intel 18Aでは80nmとずいぶん緩和された。Intel 3ではM5～M6までローカルのインターコネクトに割り当てていたのが、Intel 18AではM4まででカバーできるようになったということかもしれない。
そのIntel 3では連載784回で説明したように、M0～M6までがeCU(※)を採用していたが、今回の配線層に関してはこの材質の説明がない。
ただ80nm Pitchでは別にeCUを採用しなくても利用できる(Intel 3で言えばM7層以上にほぼ等しい)ことを考えると、おそらくeCUはM0～M4までのみに採用されているものと思われる
(※)：銅配線の外側にコバルトの薄膜を付けることでエレクトロマイグレーションを抑えるとともに寄生容量や配線抵抗を抑える構造
またPowerVIAの方であるが、こちらにはOmniMIM Capacitorと呼ばれる新しい構造のコンデンサーが構築されるようになった。
以前、10nm SuperFinの世代でSuperMIM Capacitorという埋め込み型コンデンサーを構築していると説明されたが、これがIntel 4では376fF/μm2とほぼ2倍の容量になった。今回はこれをさらに強化して397fF/μm2まで容量を増やした、としている。これは当然電源供給の安定性に直接つながる話である。
ところで先程から出てきたdirect print EUVの話である。もともとインテルはIntel 4の世代でEUVを使い始めているものの、その利用は極めて限定的という話を連載738回で紹介した。まだ当時のEUV Stepperの習熟度では、全面的にEUVを使うのは厳しかったようである。
ただFinFETはがんばればSAQPなどで構築できても、RibbonFETはかなりの部分EUVを使わないときれいなRibbonを構築するのは難しい。そこで、がんばってEUV Stepperの習熟度を上げたのだと思われる。そしてある程度使えるようになったら、トランジスタだけでなく配線層(特にM0～M4の微細な配線層)にも使った方が効果的である。
下の画像がそのdirect print EUVであるが、すべての作業をEUVベースで行なっていることが明らかにされた。もちろんこれはM0～M4までの話で、それ以上の配線層などは別にEUVを使わなくても十分構築できるので、引き続きArF+液浸のままだろうと思われる。
このRibbonFETと配線層を組み合わせることで、Intel 18AのSRAMはIntel 3と比べて30%以上密度を上げられた、としている。Intel 18Aの場合、HCC(高速)型で0.0230μmm2/bit、HDC(高密度)で0.0210μmm2/bitとされる。ただこれが十分か？ というと微妙なところである。
TSMCのN2ではSRAMの密度が38.1Mbit/mm2という数字を連載810回で説明したが、数字を並べると下表のようになっている(TSMCの方はおそらく高密度型の数字だろう)。
Intel 3はTSMC N7よりはマシだがN5にはおよばず、Intel 18AでもTSMCよりやや低い。理由の1つは配線層だろう。TSMCはまだN2のCPPを公開していないが、N3が45nmであることは2022年に発表済であり、N2がこれより大きいとは思えない。CPPを50nm未満にできないあたりがIntel 18Aがそれほど密度を上げられない要因として挙げられるだろう。
RibbonFETの特性に関して言えば、下の画像がI-V特性であるが、Intel 3の時と比較して、SS(Subthreshold slope)/DIBL(Drain-induced barrier lowering)ともに若干Intel 3より改善されているほか、VGS=0.4Vの時における動作が改善されているように見えるが、肝心の電流値が明示されていないのではっきりと断言はできない。
NMOS/PMOSともに4電圧をサポートしているのはIntel 3に同じだが、電圧そのものはより低くなっており、より効率的に動作するようだ
あとSource/Drainの接点部の接続方法を改良した結果、動作周波数が7%向上したという。
それとSRAMに関してはNBL(Negative Bit Lane) write assistという機構をオプションで用意しており、これを利用すると70mVほど動作電圧を下げることも可能としている。
最後に信頼性についてだが、1000時間のHTOL(High Temperature Operating Life:高温動作寿命)テストを終えた後も、EOLとなるゴールにまだ100mVほどのマージンが残されており、十分実用に耐えるとしている。それと配線およびVIAの抵抗が低減されたことにも言及した。
Intel 18AはTSMC N2と戦うには厳しい性能
インテルは顧客への提供を断念してIntel 14Aに集中
説明はこの程度であり、あとは来年登場のPanther LakeでこのIntel 18Aが採用されることが紹介された程度なのだが、ここに来て複数のソースからインテルがIntel 18Aの外部顧客への提供を断念してIntel 14Aに集中することを検討中、という報道がなされている(例：ロイターによる報道)。
実のところIntel 3と比較して性能改善と言われても、そのIntel 3を使っているのがXeon 6のみであり、そのXeon 6の性能は？ と言われるとAMXやMRDIMMを使った場合のピーク値はともかくとして、例えば昨年10月にPhoronixが実施したXeon 6 vs EPYC 9005のベンチマークの結果を見ると、TSMC N4を利用したEPYC 9005シリーズに苦戦している様子がわかる。
TSMC N4というのは実質TSMC N5相当なわけで、ここから考えるとIntel 18AはあるいはTSMC N5よりは高い性能を発揮できるだろうが、TSMC N3やN2と比べてどうか？ と言われるとやや怪しい感じは否めない。もちろんXeon 6 vs EPYC 9005はプロセスだけが相違点ではないので、これがそのままプロセスの性能差になるわけではない。
しかし、Arrow Lakeが当初アナウンスがあったIntel 3製造の話を捨てて全面的にTSMC N3を使っているというあたりでお察しであり、少なくともTSMC N2と戦うには厳しいのかもしれない。
もっともTSMCのN5/N4/N3への需要もまだ高いわけであり、このN5/N4向けのニーズはある程度狙えそうな気もするのだが、外部顧客がつかまらなかったというのは、要するに製造コストがN5/N4/N3よりもだいぶ高いのか、歩留まりが十分ではないのか、あるいはその両方なのかもしれない。
そろそろTan CEOが新たなインテルのロードマップを公開してもいい時期になっているが、さてIntel 18Aはどうなるのだろうか？
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