VLSIシンポジウムで、インテルは大量のIntel 18A絡みの発表を行なった。1つ目が前回説明したT1-1 "Intel 18A Platform Technology Featuring RibbonFET (GAA) and PowerVia for Advanced High-Performance Computing"であるが、他にも4件の論文が出されている。
それぞれSRAM、PAM-4ベースのSerDes、eFuse(一度のみ書き込み可能なメモリー)、温度センサーに関するもので、実際にIntel 18Aを使ってASICなどを作ろうとした場合には欠かせないコンポーネントばかりである。別にこれだけあれば大丈夫というわけではない(他にもいろいろ必要なものはある)が、こうしたものを積極的にアピールすることで、ユーザーを増やしたかったというインテル・ファウンダリーの意図が透けて見える感じは否めない。
それにもかかわらず前回の最後で書いたように、Intel 18Aの外部顧客獲得を諦めたといった話が出てきているのは少し皮肉ではあるが、まだインテルの公式発表ではない。インテルは7月24日に第2四半期の決算発表をすると予告しており、ここでなんらかの発表があるのではないか、と思われる。
Intel 18AはSynopsysの高密度SRAMセルを採用する
今回はこの4つの中から、C4-4 "A 37.8Mb/mm2 SRAM in Intel 18A Technology Featuring a Resistive Supply-Line Write Scheme and Write-Assist with Parallel Boost Injection"の内容を解説していこう。おもしろいのはこの発表、インテルではなくSynopsysによるものである。
Synopsysは当然ながら主要なファウンダリー上で利用できるFoundation IP(基本的なIP)を提供しており、ここにはSRAMも含まれる。つまりSynopsysのEDAツールを使ってIntel 18A上でASICを作ろう、という顧客に対してSynopsysから提供されるSRAMコンパイラで構築されるSRAMの構造を紹介するものとなる。
前回の表ではIntel 18AのSRAM密度はHCCで29.035Mbit/mm2、HDCで31.8Mbit/mm2と紹介したが、Synopsysはこれを37.8Mbit/mm2まで高めており、TSMC N2の38.1Mbit/mm2に迫るものとなっている。
そんなSynopsysのSRAMであるが、目的は高密度SRAMセルを構築することであり、このためにインテルと同様にNBL(Negative Bit Line)を含むWrite assistのメカニズムを実装したとする。
具体的なパラメーターが下の画像となっている。このBit cell Areaの0.021μm2というのは、Intel 18AのHDCと同じである。ただSRAMの密度そのものに差があるのは、実際には間に配線が挟まるからで、その配線をどう設けるか(あるいはNBLのWrite Assist周りをどう構成するか)といった、SRAMセル以外の部分の面積に差があり、これがSRAM Macro Cellを構築した際の密度の差につながる形になる。
逆に言えばSRAMセルそのものの面積は、同じトランジスタを使って同じFlipFlopを構成している限り違いは出ないわけで、そこで違いが出るというのは、例えば速度や信頼性を犠牲にしてFlipFlopの構成そのものを変えたり、あるいは入出力の同時アクセスを制限する/拡張したりしないと差は生まれない。
今回の場合、インテルもSynopsysも6T SRAMの構成で、ここに差はみられない。高密度向けなのでトランジスタの構成もそれに合わせて高速型ではなく高密度/低消費電力型となっているからだ。
その配線であるが、下の画像がIntel 18AにおけるSRAMに関係しそうな配線層(とトランジスタ層)一覧である。ここでIntel 18Aで採用されたPowerVIA、つまりBSPDNのお陰で、これまでよりもレイアウトに自由度が増えたとする。
具体的には配線層から電源ラインが消えたので、配線の最適化の度合いを上げられたこと、SRAMのセルはトランジスタ層だけで決定でき、配線層の影響を受けないので設計が用意になること、それとBSPDNの利用でエレクトロマイグレーションやIRドロップ(電圧降下)の影響を受けにくく、性能を上げやすいことをメリットとして挙げた。またRibbonFETについても、コア部と周辺回路部を同じ領域に設置できるので、それだけエリアサイズを詰められるのもメリットとしている。
放電までの時間を減らすためにSynopsysが導入した新技法
Parallel Boot Injection
さてここからが実際のSRAMの中身についてである。下の画像は従来型のSRAMの構造である。下側にあたる2つのBCは放電の際のIRドロップが少ないのに対し、下側はM0に起因するIRドロップが大きくなる(下の画像では上と下の2組しか書かれていないが、実際にはここに256個のBCが縦に並んでいるので、256個分のM0に起因するIRドロップが発生する)関係で、放電が十分にできない問題が出てくる。
この場合の電圧ドロップの様子が下の画像に示されている。この原因は、BC同士の接続にM0とM2を併用しているせいで抵抗値が放電経路と異なるためである。
そこで、「M0のみで接続することで抵抗値を一致させる」「ホールド線(2つ上の画像では一番上に位置している)の場所を一番下にする」という2つを変更した。こうすることで、ちゃんと放電できるようになったわけだ。
この「ちゃんと放電させる」仕組みをこれまで担保していたのがNBLの仕組みである。前頁の画像で、M2層にWA Boost Cap(Write Assist Boost Capacitor)という記述があるが、下の画像で言えばBEOL Capがこれに相当する。
M2層を利用したキャパシタはブーストキャパシタと呼ばれるが、ここに蓄えられた電荷がNSと書かれたFETのソースと結合することで、強制的にNDから電荷を引き抜くという形でNBLが動作する。これは確実に電荷を引き抜くという点では効果的なのだが、その反面CM(Column Mux)/ND/NSという3つのFETに過大な負電荷をかけてしまうことと、この放電に時間がかかる関係で遅延が生じやすいのが問題となっていた。
過大な負電荷は、ADM(Access Disturb Margin)と呼ばれる、SRAMの信頼性の指標に大きな影響を与えるもので、それもあって例えば前回も説明したようにIntel 18AのSRAMではNBL write assistがオプション扱いになっている。確実な性能を取るか、安定性を取るかという話だ。
これに対してSynopsysでは新しくParallel Boot Injectionと呼ばれる技法を導入した。Bit LineはFETが2つ(2スタック)に減らされたことで放電までの時間を減らし、またキャパシタとセルの間にNBSTを挟み込み、これでキャパシタ充電の高速化およびセル放電中のBL Clampingが可能になったとする。結果的に、書き込みドライバのサイズを半分に、キャパシタのサイズも小さくでき、また漏れ電流の削減も可能になったうえ、ADMの悪化も防げるようになったとしている。
実際にIntel 18Aを利用して試作したシリコンでの動作結果が下の画像で、Write Assistなしでも0.675V以上なら、Write Assistありなら0.5V以上での動作を確認できたとしており、Write Assistなしで37.8Mbit/mm2、Write Assistありでも37.2Mbit/mm2を達成できた、としている。
今回の発表内容は、SynopsysのEDAツールを使ってIntel 18Aプロセスを利用しようという顧客には良い選択肢になるように思える。ただ"small bit-count range"向けということはL2/L3向けではないことになるあたりは、使いどころが限られそうではある。高速向けではないあたり、スクラッチパッドにも向いてない気もする。なにより、Intel 18Aを使おうという顧客を見つけるのが最初の課題になるかもしれない。
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